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Project History

2012-11-11
2012-04-29
[SVN] Commit revision 261
ChipScopeでBSCANを観測した結果を、Tcvの文法で表現してみた。
2012-04-23
2012-04-22
2012-04-21
2012-04-11
[SVN] Commit revision 260
VHDLで書かれたRESETSYNCを、Verilog HDLに移植した。
2012-04-10
[SVN] Commit revision 259
JTAGを経路として、FPGA-PC間の双方向通信を行えるようにした。
2012-04-09
[SVN] Commit revision 258
バグ修正:タスクの引数の名前を間違えると、v05to01.tclが無限ループに陥る というバグを対策した。
2012-04-08
[SVN] Commit revision 257
バグ修正:シミュレータ上で、JT_SELが1になってすぐDRCK_RISEが1になっていたので、それを対策した。